文献推荐-用于MIMO通信的基于RFSoC FPGA的毫米波数字波束成形接受机
发布时间:
2026-03
前言
（本文数据来源：佛罗里达国际大学电气与计算机）
通道间干扰（ICI）是评估多输入输出系统中的主要挑战，使用正交码进行码复用后让这些码通过RFSOC生成，展示了该低功耗超宽带（UWB）波束形成的有效性。实验测量结果显示波束形成能力和ICI消除可达36dB,并且几乎没有信噪比（SNR）下降——这是迄今为止实现的最高时钟频率和ICI值。
（本文数据来源：佛罗里达国际大学电气与计算机）
一 概述
当前的蜂窝技术采用高频（6-300GHz）以提高无线链路的吞吐量和频谱效率；28-38GHz的频段在5G蜂窝移动和回程通信系统中备受关注，然而，为了更高效地利用毫米波频谱，必须解决很多技术难题，其中重点便是——较大的传播损耗限制了毫米波的远距离通信。
以往的阵列架构包括模拟部分，混合系统和全数字波束形成器（DBF）。然而，传统地数字波束形成器需要在每个天线单元配备专用的模数转换器（ADC）和数字信号处理器，这也大幅增加了MIMO应用的硬件复杂性、芯片面积、尺寸、重量和功耗。
研究者提出了一种使用编码复用技术的四通道数字波束形成器，并在RFSOC上进行了实验验证。
二 数字波束形成器的构成
2.1 代码复用接收器
单个ADC接收器的码复用概念如图所示，来自多个天线元件的信号通过共享路径传播。将该共享路径中的信号分离其中的一种方法是使用频分多址（FDMA）。然后，这种方法回导致频谱效率低下，因为复用信号所需的带宽远大于传输信号的带宽，此外，任何临近信道的干扰将与组合路径重叠，从而需要高选择行且昂贵的设备；第二种选择是时分多址（TDM）。由于信号不是同时处理，这会降低可实现的数据速率。这是因为TDM涉及处理延迟。相比之下，码复用技术不会降低无线信道的频谱效率，也不会产生延迟。
图1:码复用接收器（CMR）架构：输入信号在基带使用自行设计的编码器电路板进行编码
2.2 接收器的设计
开发者验证了这一概念（如图一所示）。信号最初通过超宽带紧耦合极子阵列（TCDA）采集。采用直接变频架构，每个天线元件后都放置低噪声放大器（LNA）以补偿后续阶段噪声贡献。
正交WH码是使用RFSoC FPGA生成的，然后接收到的信号与WH码相乘。码的芯片率对应于扩频宽带，BWcode=Lc×B,其中Lc=码长，B=原始接收信号的带宽。随后，编码信号被多路复用成单通道并输送到单个ADC。值得注意是：组合信号被过采样以防止来自相邻信道的混叠，满足奈奎斯特采样准则。这是必要的，因为混叠信号的重叠会降低信号质量。数字化后，对解码信号进行匹配滤波，以将恢复的信号与接收到的信号相关操作，并作为后处理步骤进行波束合成。
三，数字平台和信号提取
在数字基带部分，正交的Wash-Hadamard（WH）码是使用先进的Xlinx（现AMD）ZCU111 FPGA评估板生成的。如小编之前所描述，这些正交码在最高400MHz的时钟频率下生成。该评估板集成了XCZU28DR RF SoC芯片，包括8个12位RF-ADC，采样率为4.096GSPS，以及8个14位RF-DAC，采样率为6.554GSPS。此外，该设备在同一平台上安装了可编程逻辑（PL）和处理系统（PS）。
RF-ADC | 8路采集；12-bit，4.096GSPS |
RF-DAC | 8路发射；14-bit，6.554GSPS |
System Logic Cells | 930K |
DSP silces | 4272 |
Memory | 60.5Mb |
Maximum I/O pins | 371 |
表1:XCZU28DR指标
每个通道的信号提取在FPGA中进行。如前所述，通道间干扰信号占据了所需信号的相邻通道。因此，干扰通道也在带宽上扩展。虽然所需信号和干扰信号在频谱上重叠，但数字匹配滤波可以对它们进行解扩后信号将被准确恢复。
图2：西安彼睿电子产品—全国产化6U VPX高速信号处理板
四 实验环境搭建
开发者在实验演示中使用了市面现成的现成组件。图3显示了用于测量和数据采集的实验装置。在发射端，一个具有+10dBm输出功率的喇叭天线连接到信号发生器。在接收端，使用了4元件紧密耦合极子阵（TCDA）进行接收。阵列后的带通滤波器可以防止带外接收，随后的阶段包括混频器和本振用于下变频接收信号。向量信号发生器（VSG）用作本振，并连接到1：4功率分配器，为所有4个混频器提供本振信号。随后，这四个下变频信号使用定制设计的编码器电路板（ECB）进行编码。编码由FPGA板生成。一个FPGA插卡（FMC+ Vita 57.4，HTG）将FPGA板连接到ECB。
图3：开发人员利用ZCU111搭建的测试平台
一台本地主机通过高速以太网电缆连接到FPGA，用于编程和后处理。本地主机复杂生成比特流并将其上传到FPGA，以对FPGA结构进行编程。然后，将组合输出数据显示在示波器上。
图4：通道1中36dB的功率谱密度；通道2中26dB的功率谱密度。
这部分工作的主要目标是减轻MIMO系统中的邻道干扰。图4显示了所需信道以及相邻干扰信号信道的功率谱密度。为了概念验证，给出了两个信号的测量数据。这些测量显示信道1的最大信号干扰比（SIR）约为36dB,信道2约为26dB。开发者发现由于MIMO测量设置是一个硬件密集型的过程，硬件中的非理想型导致信道SIR值的偏差。（非理想因素包括同轴电缆、自定义设计的编码器电路板以及适配板（用于连接编码板和FPGA之间的桥接））产生的影响。
五 结论
开发者设计并验证了一种用于MIMO应用的低成本、低功耗接收机架构，该架构使用单ADC实现，从而显著降低了SWap-C因子。正交WH码允许多天线复用，从而意味着显著提升频谱效率。现成的RFSoC FPGA使此次演示的时钟最大频率可达400 MHz。此外，记录得最大信号干扰比（SIR）为36dB，验证了所提出接收机在多用户环境报告中的干扰一抑制性能。
关键词:
