RFSoC的低能射频比较评估——DA/DA特性、相噪、串音与延迟
发布时间:
2025-12
前言RFSoC目前已被广泛应用于通讯、雷达和卫星通信领域。但在加速器环境中低能射频（LLRF）控制系统的实用性还未得到评估——这种环境对稳定性要求至关重要。（本文数据来源：哈佛大学）
1 介绍
下一代例子加速器面向高光束电流、更小发射功率和更严格的公差发展，LLRF控制系统的要求日益严格。现代加速器要求低于0.01°相位稳定性，振幅调控为0.01%。这在延迟、系统复杂性和噪声性能方面突破了传统LLRF架构的极限。
现有的LLRF系统通常采用射频信号调节链路，包括衰减器、放大器和监听电路，随后通过射频混频级将射频信号下变频为中频（IF）信号。数字化后的中频信号随后在FPGA中处理，随后在通过上变频再转换为射频，并注入加速器系统。这种方法需要大量的分立模拟元件、额外的频率转换、精密校准以及大量射频同轴电缆，这些都增加了系统的复杂性以及潜在故障点的增加。
RFSoC技术作为LLRF系统，尤其是直接转换架构中的一个有力的选择——便是绕过复杂的模拟前端。
2 RFSoC架构
RFSoC架构围绕片上射频转换器与可编程逻辑（PL）之间的高度集成数据路径展开，实现了无需中频转换级即直接射频采样。嵌入式ARMCortex-A53应用处理器和Cortex-R5实时处理器提供系统级控制、配置与PL的协调，如下图所示。
RFSoC每个数据转换器瓦片包含多个通道、片上数字上变频（DUC）及数字下变频（DDC）模块、带数控振荡器（NCO）的可编程复杂数字混频器，以及插值滤波器，输出通过专用的低延迟高级可扩展接口（AXI）连接。
每个瓦片内置PLL，支持外部参考及多瓦片同步（MTS），在启用时实现所有ADC和DAC通道在多个瓦片上相对的延迟对齐。MTS消除了信道间的时序差异，确定性延迟通过调整所有瓦片到定义的目标延迟。这些内置同步提升了LLRF系统性能，这对于维持相位稳定性和精确幅度调节至关重要。此外，它集成了穿行收发器，提供与外部系统的高宽带连接，实现实时数据流和精确时序接口。如下图所示：
3 评估与比较
3.1 相位噪声
在LLRF系统中，ADC和DAC采样时钟的相位噪声直接影响系统调节腔体场幅度和相位的能力。因此，低相位噪声采样时钟对于实现现在加速器所需的亚度相位稳定性和精确幅度控制至关重要。
RFSoC系列板卡配备了CLK104射频时钟附加板，为数据转换器提供差分参考时钟以及实现MTS所需的同步时钟。
原装CLK104板卡：该配置采用抖动清除模式LMK04828，接收500MHz参考时钟输入并处理为稳定输出。
修改后的CLK104板卡：重新设计CLK104板卡，配置LMK04828纯分配模式，可以显著坚守抖动贡献。LMX2594环滤波器组件也基于仿真结果进行更新，以提升合成器的相位噪声
内部片上PLL：采用时钟有RFSoC的片上PLL直接从外部差分参考生成，从而有能力绕过CLK104板。虽然这种设置可以简化信号路径，但相比优化的外部时钟方案，可能会引入更高的固有抖动。
上图展示了不同时钟配置在1 Hz至1MHz偏移范围内的积分相位噪声，这些相位噪声。蓝色走线代表FSWP的相位噪声加法；绿色走线是原厂CLK104在4GHz采样频率下的绝对相位噪声；抖动清除模式下的LMK04828产生约250 fs抖动，比修改后的配置（紫色走线，13.8fs）高出约18x。
3.2 DAC与ADC特性分析
对ZU48DR为主芯片的开发板性能进行评估，以评估其在加速器LLR控制中的适用性。对于宽带动态测试，使用单音输入/输出来确定信噪比（SNR）、无杂音动态范围（SFDR）和噪声谱密度（NSD）。
在DAC表征中，使用内置混频器在第一和第二奎奈斯特去生成多个单音频率，插值因子为8。下图显示了使用FSWP频谱仪测量的500MHz频率下DAC频谱输出，且带宽为完整的奈奎斯特。这些带宽测量结果为69.43dB，SFDR为76.97dBc，非噪声阻差为-137.84dBm/Hz，超声噪比为10.992bit。考虑到闭环LLRF控制器带宽为200KHz，DAC的SFDR超过88dBc，接近传统LLRF系统。（下图所示为DAC频谱输出为500MHz）
3.3 串音
对于LLRF应用，低串扰至关重要，因为相邻信道间的泄露会引入相位和幅度误差，降低整体系统稳定性。对于ZCU208，ADC信道间隔离是通过用外部音频频率驱动一个信道并测量相邻信道间的泄漏来实现。
如下图所示：
3.4 延迟
通过单通道回环配置实现从ADC到DAC的端到端延时。RFSoC直接采样路径的延迟为300纳秒，显著低于传统系统的延迟由于消除了中频级及相关的模拟处理延迟。通过目标延迟配置验证了确定性延迟、可复位及电源周期延迟，确认了稳定且可预测的时序行为。
4 结论
上述中对比参考使用的为ZCU208评估平台，该板卡搭载了ZU48DR FPGA，集成了八个14位DAC通道，采样频率最高可达5 Ghz，以及八个14位DAC通道，采样频率最高可达10GHz。 这种多通道配置使得ZCU205成为受控实验室环境中直接次啊杨LLRF结构原型和评估的理想平台。
5 后语
在选择RFSOC和传统PLL结构时，有几个关键因素值得考虑。虽然RFSoC平台可能减少模拟组件的数量，但对RFSoC硬件初始投资以及开发和维护成本所需的专业技能却十分可观。
本次比较评估中的所有配置、控制及数据采集均采用开源PYNQ框架实现。通过Python API和覆盖层实现快速发展。
PYNQ是AMD的一个开源项目，设计人员可以借助python库生态系统构建功能强大的电子系统，使得自适应计算平台使用变得更容易。软件开发人员不必使用ASIC风格的设计工具便可利用自适应计算平台的功能。
PYNQ是AMD的一个开源项目，设计人员可以借助python库生态系统构建功能强大的电子系统，使得自适应计算平台使用变得更容易。软件开发人员不必使用ASIC风格的设计工具便可利用自适应计算平台的功能。
关键词:
RFSoC的低能射频比较评估——DA/DA特性、相噪、串音与延迟
2025-12-10
林肯实验室前沿文献解读：可扩展的阵列技术用于融合射频应用（2）
2025-12-03
林肯实验室前沿文献解读：相控阵架构如何驱动可扩展的集成感知与通信（1）
2025-12-03
