文献解读：RFSoC应用——依赖于脉冲监测的辐射测量前端
发布时间:
2026-03
前言
脉冲监测在粒子和核物理学以及辐射测量中扮演着基础角色。为了从脉冲中提取最大信息，采集脉冲波形是一个关键目标。辐射测量依赖于脉冲监测，可以通过各种高速数模转换器（ADC）和现场可编程门阵列（FPGA）的配置来实现。RFSoC可以实现最佳的功耗、设计的简洁性、系统的灵活性以及数字信号处理（DSP）的可用性。
1.可行性
RFSoC中ADC在1~125MHz范围内表现出平坦的频率相应——在没有任何数字信号处理的情况下，均方根（RMS）噪声水平位2.1ADC计数。数字信号处理将RMS噪声水平改善至0.8ADC计数（输入等效噪声为40 μVrms）通过数字信号处理进行基线教正，可以有效防止大脉冲后光电倍增管的过充。所有通道间的串扰低于-55dB。测得的数据传输速度最高可支持32KHz的触发率（对应750 Mbps的数据率）。总体而言，基于RFSOC的的电子设备非常适合脉冲监测，经过一些修改后，将神冈液态闪烁体反中微子探测器（KamLAND）（注：该探测器位于日本岐阜县的神冈矿山地下，是与超级神冈探测器（Super-Kamiokande）同址的大型中微子探测装置，在中微子物理研究领域具有重要地位）。
2.面对脉冲监测的需求
多数情况下，ADC以50MS/s至1GS/s的采样速度以及8至12位的分辨率对模拟波形数字化。FPGA主要用于控制和读取ADC，并将数字化波形传输到后端计算机。为了提高采样速度，通常使用专用集成电路，例如多米诺环形采样（DRS4）芯片。然而，DRS4对于无死区时间测量并不理想。在宇宙粒子物理学中，无死区时间测量具有重要意义，特别是在针对中微子、暗物质和无中微子双贝塔衰变等稀有事件的实验中。这是因为某些背景甄别策略需要捕获时间上非常接近的脉冲。
因此，许多稀有事件搜寻实验设计定制的电子学设备。同样，在神冈液体闪烁体反中微子探测器（KamLAND）中开发并实现了无死区时间的前端电子学。然而，该前端电子学在缓冲容量、读取速度和数字处理资源方面存在局限。这些限制阻碍了对宇宙线散裂产生中子的探测效率，为了提高中子探测效率，需要校正波形过冲，并以足够的缓冲容量和高吞吐量读出来捕获产生的所有脉冲（包括后脉冲）。结合后端计算机上先进的软件处理，这种方法可以提供更好的中子探测效率。此外，在电力和冷却资源受限的环境中，功耗也带来了额外的限制。
RFSoC技术为了解决这一问题应运而生，与前文介绍的传统技术相比，RFSoC技术的应用有望实现无死区时间脉冲监测，尤其是在KamLAND-Zen实验中。包含易于实现1 GbE或10 GbE的高速数据传输，易于处理外部和/或内部存储器，由于ADC和PL之间的紧密集成而带来的低功耗，以及大量的逻辑单元和数字信号处理器。RFSoC已开始进入物理实验领域，用于控制和从超导量子比特中提取数据。
3. 原型设计
在脉冲监测应用场景中，模数转换率必须超过1GS/s，以便对SPE事件进行顶点重建和粒子识别，单个ADC无法在具有此噪声水平的情况下覆盖从单PE事件到大型μ子事件的动态范围。因此，每个PMT模拟输入被分成高增益（h-gain）通道（用于处理信号到几十个PE事件）和低增益（l-gain）通道（用于处理μ子事件）；为防止电荷损失，模拟和数字电子设备必须保持高达约60 MHz的平台频率响应。
前端电子设备的主要目标是提高中子探测效率。1GS/s ADC和FPGA配置以及8通道RFSoC的利用。前者将不可避免地导致功耗增加，并且以1GS/s采样率协调多个ADC和FPGA之间的时许方面存在挑战。后一种选择要么会增减板卡数量，要么会增加每块板卡上的RFSoC数量，这对于处理总共2000个PMT来说成本不理想。因此，选择16通道的RFSOC最为合适。
板上搭载单个RFSoC（XCZU29DR-1FFVF1760E），该芯片包含16个具有12位分辨率和最高2.058 GS/s采样率的RF-ADC，以及16个具有14位分辨率和最高6.554 GS/s采样率的RF-DAC。此RFSoC还集成了 930，300 个逻辑单元、4，272个数字信号处理单元（DSP）、一个四核Arm Cortex-A53和一个双核Arm Cortex-R5。PS和PL各自集成了4 GB双倍数据率（DDR）同步动态随机存取存储器（SDRAM）
3.1 可编程逻辑
通过PL的数据流如图所示；将RF-ADC配置以2GS/s运行，并应用x2抽取，从而有效产生1GS/s的总采样率。每个RF-ADC输出遵循高级可扩展接口4流（AXI4-stream）标准。其数据大小（TDATA）在125 MHz频率下为128位（8个样本 × 16位）。其有效信号（TVALID）由RF-ADC同时生成。值得注意的是，Xilinx保证RF-ADC输出的高12位。低4位被截断，剩余位通过数字信号处理（DSP）模块路由。
3.2 DSP模块
DSP模块执行基线恢复（BLR）和数字滤波。BLR旨在消除大脉冲后的波形过冲。通过在波形的负区域计算64 ns移动平均值，可以有效地减轻这种过冲。从原始数字化波形中减去此移动平均值，从而生成BLR波形。BLR的概念图像如下图所示：
3.3 处理系统
PS包含一个四核Arm Cortex-A53架构;PS从PL读取数据，并通过1 GbE连接将它们发送到计算机，该连接通过采用多路复用输入/输出的千兆以太网MAC模块实现。
4.总结
RFSoC技术代表了信号处理和数据采集的尖端进步。本该原型展示了易于理解的频率响应，低噪声（约40μVrms）、±2%以内的线性度、底串扰（< 55 dB），以及在使用16个输入和43W功耗下高达36KHz触发率（750Mbps）的稳定数据传输。DSP模块已被证明能有效矫正PMT过冲。此外，系统的功耗已显示出优于传统FPGA+ADC系统的显著优势。本次研究为采用基于RFSoC的方法进行脉冲监测的可行性和潜力提供了有力证据。
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